VHDL ile dizayn etmek
Ders İçerikleri
Bu kapsamlı ders VHDL dili için kapsamlı bir tanıtım yapmaktadır. Yapısal, Register Transfer Level (RTL) ve davranışsal kodlama stilleri kapsanmıştır. Bu sınıf, özel ve FPGA cihazlar genel olarak Xilinx cihazlar hedefleme adresleridir. Bu dersde, yorum içeren birleştirir pratik laboratuar ile dersler temel kavramlarını pekiştirmek için yapılmaktadır. Ayrıca, genel VHDL yeterlik artacak kodlama uygulamaları öğreneceksiniz ve sizi Gelişmiş VHDL kursuna hazırlamaktayız.
Seviye
FPGA 1
Kurs süresi
3 Gün
Kimler katımalı?
VHDLli etkili bir şekilde modellemek, dijital tasarımları sentez etmek veya dizayn etmek isteyen mühendislere öneriyoruz
Önşartlar
Temel dijital dizayn bilgisi
Software Tools
Xilinx ISE® Design Suite: Logic or System Editon 11.1
Bilgi
Bu eğitimini tamamladıktan sonra, hangi bilgiye sahip olacaksınız:
-
Sentezi için kodlama ve uygulanması için VHDL bölümü
- Tanımlayın davranışsal ve yapısal kodlama stilleri arasındaki farklar
- Kullanımı ve bileşik veri tipleri sayısal bilgi temsil edilecek
- Kullanım eşzamanlı ve ardışık kontrol yapısını bilgi akışının düzenlenmesi
- Uygulanması Common VHDL oluşturur (Finite State Machines [FSMs], RAM/ROM data structures)
-
Temel VHDL tasarımını etmek
- Bir VHDL testbench yazmak
- Belirleyin ve en iyi uygulamayı kod ile uygulamak
- Oluşturmak ve tasarımı yönetmek içinde ISE 11.1 software environment
Course Outline
1. Gün
- VHDLlin şekili
- Lab 1: Toolsu kullanmak
- VHDLi Belgeler
- Veri Türleri
- Eşzamanlı Operasyon
- Lab 2: Eşzamanlı Tabloların Kullanımı
- Süreçler ve Değişkenler
- Lab 3: Tasarım basit bir işlemdir
2. Gün
- Testbenches için giriş
- ISim Simulation Tool Temeli
- Lab 4: Basit Tasarım simulasyonu
- Hafıza oluşturma
- Lab 5: Dual-Port Hafıza yapmak
- Finite State Machines
- Lab 6: Moore Finite State Machine yapmak
- Xilinx FPGAi Hedeflemek
- Lab 7: Xilinx Tool Flow
3. Gün
- Döngüler ve Şartlı gelişme
- Lab 8: Döngüler kullanmak
- Öznitelikler
- Fonksiyonlar ve Prosedürler
- Paketler ve Kütüphaneler
- Lab 9: Kendi paketlerinizi yapmak
- Benzetim ile etkileşimde
- Iyi bir Testbench yapmak
- Lab 10: anlamlı bir Testbench yapmak
Lab Descriptions
The labs for this course provide a practical foundation for creating synthesizable RTL code. All aspects of the design flow are covered in the labs. You will write, synthesize, simulate, and implement all the labs. The focus of the labs is to write code that will optimally infer reliable and high-performance circuits.
Event Schedule
No events found. Event request.