Verilog ile dizayn etmek

This course provides a thorough introduction to the Verilog language.The emphasis is on:Writing efficient hardware designsPerforming high-level HDL simulationsEmploying structural, register transfer level (RTL), and b...

Ders İçerikleri

Bu kapsamlı ders Verilog dili için kapsamlı bir tanıtım yapmaktadır. Register Transfer Level (RTL) ve davranışsal kaynak kodu gösterilmektedir. Bu sınıf, özel ve FPGA cihazlar genel olarak Xilinx cihazlar hedefleme adresleri. Bu dersde, yorum içeren birleştirir pratik laboratuar ile dersler temel kavramlarını pekiştirmek için yapılmaktadır. Ayrıca, genel Verilog yeterlik artacak ve FPGA optimizasyon teknikleri geliştirmek kodlama gelişmiş öğreneceksiniz. Bu ders, Verilog 1995 ve 2001 kapsamaktadır.

Seviye

Orta için Temel

Kurs süresi

3 Gün

Kimler katılmalı?

VHDLli etkili bir şekilde modellemek, dijital tasarımları sentez etmek veya dizayn etmek isteyen mühendislere öneriyoruz

Önşartlar

Temel dijital dizayn bilgisi

Software Tools

ISE® Design Suite: Logic or System Edition 11.1

Bilgi

Bu eğitimini tamamladıktan sonra, hangi bilgiye sahip olacaksın:

• Sentezi için RTL Verilog kodu yazmak
• Simülasyonu için Verilog test fikstürü yazmak
• Verilog kullanarak Finite State Machine (FSM) oluşturmak
• Xilinx FPGA Verilog kullanarak Xilinx FPGA hedeflemek ve optimize etmek
• Xilinx Simprim libraries kullanarak zamanlama simülasyonu yürütmek
• Oluşturun ve tasarımı yönetmek içinde ISE software design environment
• Spartan®-3E FPGA 1600E demo board için indirmek

Course Outline

1. Gün

• Genel Hardware Modelleme
• Verilog Dil Kavramlari
• Modüller ve Portlar
• Lab 1:Hiyerarşi yapmak
• Testbenchesi tanıtmak
• Lab 2: Verilog Simulazyonu ve RTL doğrulama

2. Gün

• Verilog Operatörler ve ifadeler
• Data Flow-Level modellemek
• Lab 3: Hafıza
• Verilog Usul Tabloları
• Lab 4: Saat Divider ve Adres Counter
• Kontrollü Operasyon Tabloları
• Lab 5: n-bit Binary Counter and RTL doğrulama

3. Gün

• Verilog Görevler ve Fonksiyonları
• Gelişmiş Dil Kavramları
• Lab 6: Zaman simulazyonu
• Finite State Machines
• Lab 7: Finite State Machines
• Xilinx FPGAi hedeflemek
• Lab 8: Uygulanma ve İndir
• Advanced Verilog Testbenches
• Lab 9: Text I/O kullanmak

Lab Descriptions

The labs for this course provide a practical foundation for creating synthesizable RTL code. All aspects of the design flow are covered in the labs. The labs are written, synthesized, behaviorally simulated, and implemented by the student. The focus of the labs is to write code that will optimally infer reliable and high-performance circuits. The labs culminate in a functional calculator that students verify in simulation.