LogiCORE PCI Express System dizayn etmek

Ders İçerikleri

PCI Express core protokolu temelini öğrenirken, tasarımcılar nasıl PCI Express kendi sistemlerinde kullanılabilecek bir çalışma bilgi sahibi olacak. Bu derste, PCI Express protokol konularında yoğunlaşmaktadır, Xilinx PCI Express core kullanılmaktadır, daha hızlı ve kolayca kendi tasarımlarını tamamlamak için.

Seviye

Orta

Kurs süresi

2 Gün

Kimler katılmalı?

• Hardware tasarımcılar Xilinx IP cores for PCI Express kullanarak uygulamaları oluşturmak istiyorsanız
• Software mühendisler Xilinx LogiCORE PCI Express solution derin çalışmasını öğrenmek istiyenler için

Önşartlar

• PCIe protokolü hakkında kapsamlı anlayış ( 2 saat inceleme dahil )
• Verilog veya VHDL hakkında katı bilgi sahibi olmanız lazım
• Sık kullanılan simülasyon araçlarıyla Katı deneyim sahibi olmanız lazım ( Mentor Graphics ModelSim or ISIM )
• Xilinx ISE™ software temel bilgi sahipi olmanız lazım
• Tasarımı Performans ve Tasarımı için Multi-Gigabit Seri I / O tavsiye edilir

Software Tools

• Xilinx ISE 9.2i
• ISIM 9.2i
• ChipScopePro9.2i

Bilgi

Bu kapsamlı eğitimini tamamladıktan sonra, hangi bilgileri sahip oldum:

• Etkili bir şekilde kendi tasarım ortamında Xilinx PCI Express core kullanmak
• Tanımlamak ne kadar PCI Express spesifikasyonu gereksinimleri Xilinx PCI Express core kullanarak geçerlidir

Course Outline

1. Gün

• Ders tanıtım
• PCIe Sistem Mimarisi ve protokolünü değerlendirmek
• PCIe and CORE jenerator
• Lab 1: PCIe Core İnşaat etmek
• PCIe Dizayni simüle etmek
• Core mantik ile bağla – Local Link
• Lab 2a: Downstream Port Model Simülasyonu
• Uygulamanın uç noktasını tasarlamak
• Lab 2b: Pseudo-Transactional Modeling

Day 2

• Lab 3: Tasarım Uygulama
• Uyum ve Debugging
• Lab 4: Debugging PCIe Coreu ChipScope Pro Tools ile Hatayı ayıklamak
• Hatalar ve Interrupts
• Host Side –Uygulamalar ve Drivers
• Lab 5: Sistem çalıştırma
• Mekanikler, Hot Plug, and Güç
• Course Summary

Lab Descriptions

• Lab 1: Constructing the PCIe Core: Familiarizes you with all the necessary flow of the Xilinx CORE Generator™ software for generating a Xilinx LogiCORE™ Endpoint Block Plus IP. You will select appropriate parameters for the CORE Generator tool and create the PCIe core used throughout the labs
• Labs 2 a and b - Simulating the PCIe Core: Provides an overview of simulating the core using the ISIM tool. You will observe and capture the effects of link training and write packets to the endpoint application during the Downstream Port Model simulation. This data will be played back during a transactional module simulation lab
• Lab 3: Implementing the Design: Familiarizes you with all the necessary steps and recommended settings to turn the HDL source to a bitstream
• Lab 4: Debugging Strategies: Using a traffic simulator, you will use the ChipScope™ Pro tools to monitor the behavior of the core and the endpoint application for proper operation
• Lab 5: Running the Application: You will modify C code to target the Configuration Space of the design that was implemented in the previous lab and execute an example program to exercise the endpoint