Spartan-6 and Virtex-6 ailesiyle dizayn etmek

Ders tanımı

Nasıl etkili Spartalı ® -6 veya Virtex ® -6 FPGA mimari kaynakları kullanma öğrenme ile ilgileniyor musunuz? Bu ders, daha önceden FPGA tasarım elbette Temel tamamlamış FPGA tasarımcıları ve daha az deneyimli deneyimli destekler. Bu ders, ne kadar düzgün bir birincil kaynaklar bu popüler cihaz aileler bulunabilir için tasarım anlayışı üzerinde duruluyor.

Konularin icinde device overviews, CLB construction, DCM and PLL clocking resources, global, regional and I/O clocking techniques, memory, DSP, and source-synchronous resourcesis de dahildir.

Ayrıca bu dersde HDL coding techniques hakkında detaylı bir tartışma yapılacaktır, tasarımcılara yaygın hatalardan kaçınmak ve FPGA almanıza sağlar.

Seviye

FPGA 3

Kurs suresi

1 Gun

Kimler katilmali?

Temel FPGA kursu yapankar icin.

Onsartlar

• Essentials of FPGA Design
• Orta VHDL veya Verilog bilgi

Software Tools

Xilinx ISE® Design Suite: Logic or System Edition 11.1

Hangi becerileri kazanmış

Bu kapsamlı eğitimini tamamladıktan sonra, su bildi sahip olacaksiniz:

• The 6-input LUT ve the CLB construction of the Spartan-6 and Virtex-6 FPGAs kullanışını anlatmaktadır
• CLB resources ve the available slice configurations for the Spartan-6 and Virtex-6 FPGAs belirtmektedir
• Spartan-6 ve Virtex-6 FPGAs RAM ve DSP kaynak tanımlamak
• I/O block and SERDES resources için düzgün tasarım
• Identify the DCM, PLL, and clock routing resources aileriyle birlikte belirlemek
• Spartan-6 and Virtex-6 FPGAs için hafıza denetleyicilerini belirlemek
• HDL kodlayın, en doğru cihazlar için

Course Outline

Day 1

• Spartan-6 FPGA Overview
• Virtex-6 FPGA Overview
• CLB Resources
• Lab 1: CLB Resources
• Spartan-6 and Virtex-6 FPGA Memory Resources
• Spartan-6 and Virtex-6 FPGA DSP Resources

Day 2

• Lab 2: DSP Resources
• Basic I/O Resources
• Spartan-6 FPGA I/O Resources
• Virtex-6 FPGA I/O Resources
• Basic Clocking Resources
• Spartan-6 FPGA Clocking Resources

Day 3

• Virtex-6 FPGA Clocking Resources
• Lab 3: Clocking Resources
• Spartan-6 and Virtex-6 FPGA Memory Controllers
• HDL Coding Techniques
• Lab 4: HDL Coding Techniques
• Dedicated Hardware in the Spartan-6 and Virtex-6 FPGAs

Lab Descriptions

• Lab 1: CLB Resources – Gain comprehensive experience with the CLB architecture. Synthesize a 32-bit incrementer with terminal count logic and pipelining registers. Verify that the appropriate resources were used with the RTL and technology viewers included with XST. Use the FPGA Editor to inspect the implemented results.
• Lab 2: DSP Resources – Using XST, synthesize and implement a 24x17 MAC. Device usage will be verified via the FPGA Editor. Using the CORE Generator™ tool, construct, instantiate, and implement a wide pipelined multiplier. Verify the results with the FPGA Editor.
• Lab 3: Block RAM Resources – Using the Clocking Wizard, build and optimize the appropriate PLL, DCM, and clock routing resources. Also instantiate these resources into the design. After the design is implemented, verify hardware usage with the FPGA Editor and explore other aspects of the silicon layout.
• Lab 4: HDL Coding Techniqus – Using XST, synthesize various components into the design and evaluate the impact that proper HDL coding techniques have on the size and speed of implementation results.